魏
魏工
IC设计工程师
VerilogSystemVerilogRTL设计逻辑综合STAFPGAUVM数字IC
个人简介
IC设计工程师，5年以上经验。具备数字IC设计与物理实现能力，熟悉RTL编码、逻辑综合及静态时序分析流程。掌握Verilog/SystemVerilog硬件描述语言，了解UVM验证方法学。参与过多款数字SoC芯片的模块开发与FPGA原型验证。
主要工作内容
数字模块的RTL设计与功能仿真；参与逻辑综合与时序收敛优化；FPGA原型验证平台的搭建与调试。
项目经历
参与数字SoC芯片的接口模块开发与验证；完成FPGA原型系统的搭建与功能测试。
核心能力与工艺
数字系统设计
合作概览
所属领域
数字前端, 数字后端
工作年限
在校学生
可兼职时间
5个小时以下
周末工作
接受
期望报酬方式
工资日结（根据商量薪资）
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