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综合推荐经验最丰富

W

William Huang

Spice model资深工程师

💼 5-10年⏱️ 5-10个小时🌐 半导体工艺

22nm; Spice model; PDK; RF;

虞

虞专家

模拟ic

💼 1-2年⏱️ 5个小时以下🌐 模拟前端

cs1

徐

徐专家

模拟ic

💼 5-10年⏱️ 5个小时以下🌐 模拟IC

测试

阿

阿飞

资深IC工程师（10年）

💼 10年⏱️ 10-20小时🌐 数字IC

Cadence VirtuosoMentor CalibreDRC/LVS模拟版图

魏

魏工

IC设计工程师

💼 在校学生⏱️ 5个小时以下🌐 数字前端, 数字后端

VerilogSystemVerilogRTL设计逻辑综合

H

HAHA

ADDA专家（11年经验）

💼 11年⏱️ 10-20小时🌐 模拟IC

ADCDACPipelineSAR

A

Aoli

模拟芯片设计工程师

💼 5年⏱️ 10-20小时🌐 模拟IC

Cadence Spectre运放设计BandgapLDO

R

Robert

数字后端工程师

💼 6年⏱️ 10-20小时🌐 数字IC

Synopsys ICC2Cadence InnovusP&RCTS

刘

刘工

数字ASIC工程师（4年）

💼 4年⏱️ 10-20小时🌐 数字IC

VerilogSystemVerilogMCU架构BMS

辜

辜工

IC设计工程师

💼 在校学生⏱️ 5个小时以下🌐 模拟前端, 模拟版图

Cadence Spectre运放设计Bandgap比较器

吴

吴工

版图设计工程师

💼 6年⏱️ 10-20小时🌐 版图设计

Cadence VirtuosoCalibre模拟版图标准单元

J

Jimmy

芯片设计工程师

💼 8年⏱️ 10-20小时🌐 模拟IC

Cadence电源管理信号链数模混合

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