ICERS 半导体研发协作
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最新项目共 13 个
+ 免费发布项目AD9694 14位 500MSPS 四通道 ADC IP参考
项目类型
模拟前端
细分方向
模拟前端/ADC/DAC
项目周期
已完成
结算方式
按具体授权方式协商
付款方式
资料展示，不接受项目报名
对标芯片
ADI AD9694
面向通信、软件无线电、仪器和雷达场景的高速ADC参考资源。AD9694为四通道14位模数转换器，支持500MSPS与JESD204B接口。
项目预算
资料展示
发布时间
2026/8/9
AD9689 14位 2.0/2.6GSPS 双通道 ADC IP参考
项目类型
模拟前端
细分方向
模拟前端/ADC/DAC
项目周期
已完成
结算方式
按具体授权方式协商
付款方式
资料展示，不接受项目报名
对标芯片
ADI AD9689
面向高速采样、通信接收机、雷达与测试测量场景的高速ADC参考资源。AD9689为双通道14位模数转换器，支持2.0GSPS/2.6GSPS与JESD204B接口。
项目预算
资料展示
发布时间
2026/8/9
ICERS IP资源目录（T22/T28）
项目类型
模拟前端 / 数字前端
细分方向
模拟前端/ADC/DAC, 数字前端/接口 IP
项目周期
已完成
结算方式
按具体授权方式协商
付款方式
资料展示，不接受项目报名
对标芯片
AD9689、AD9694、PCIe Gen3/Gen4 SerDes
平台现有可复用IP资源汇总，覆盖SerDes与高速ADC方向，列明工艺节点、交付类型以及netlist、电路和GDS的可用情况。
项目预算
资料展示
发布时间
2026/8/9
SERDES芯片_PS8461E DisplayPort 1.4a复用器
项目类型
模拟
细分方向
SerDes
项目周期
3-6个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
基于Parade Technologies PS8461E DisplayPort 1.4a双模抖动消除复用器（Jitter Cleaning MUX）的芯片设计或应用开发项目。核心功能：实现两路DP信号的切换、信号整形与抖动消除，同时兼容DP/HDMI双模信号处理。完全兼容VESA DP 1.4a标准，支持1.62/2.7/5.4/8.1Gbps链路速率。DP双模中继模式下TMDS（HDMI/DVI）速率最高6Gbps。信号处理方面具备Jitter Cleaning抖动消除功能（支持无晶振CrystalFree运行）、自动链路训练均衡补偿、可编程接收均衡（补偿PCB/线缆/连接器损耗）、以及优异的Intra-pair/Inter-pair去偏斜能力。供电为3.3V+1.2V双电源，5×10mm 66-pin QFN封装，可选工业级宽温版本（-40℃~85℃）。典型应用于笔记本/PC主板、扩展坞、显示器、机顶盒等场景。
项目预算
面议
发布时间
2026/7/25
VCO模块（SiGe工艺压控振荡器）
项目类型
模拟
细分方向
RF/微波
项目周期
3-6个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
本项目基于SiGe（硅锗）异质结双极型晶体管工艺设计压控振荡器（VCO）模块，目标应用于射频收发系统中的频率合成器。SiGe工艺相比传统CMOS具有更高的截止频率（fT可达200GHz以上）和更低的相位噪声，是实现高频低相噪VCO的理想选择。核心设计指标包括：调谐范围、相位噪声（dBc/Hz@偏移频率）、调谐灵敏度（MHz/V）、功耗及温度稳定性。项目需完成LC-VCO核电路设计（含可变电容阵列和开关电容组）、输出缓冲器设计、版图设计与电磁仿真（EM仿真），以及完整的PVT corner验证。具体频率范围与相噪指标详见SiGe_VCO指标Excel文件。
项目预算
面议
发布时间
2026/7/25
SERDES芯片_PI3DPX1225 Type-C DP/USB ReDriver
项目类型
模拟
细分方向
SerDes
项目周期
3-6个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
基于Diodes PI3DPX1225ZLBEX-55的USB Type-C DP Alt Mode 1.4/USB 3.1 Gen2 6:4线性信号重驱动器（ReDriver）设计项目。核心功能：在Type-C接口切换场景下，同时优化DisplayPort（最高8.1Gbps）和USB 3.1 Gen2（最高10Gbps）信号传输质量。采用非阻塞式线性均衡架构，相比传统CMOS限制型重驱动器可降低额外抖动与码间干扰（ISI），实现零/超低延迟信号转发。支持透明DP Link Training（无需AUX通道监听），内置Type-C翻转控制逻辑支持正反插自动适配。通过I²C（最高1MHz）可独立调节DP/USB信号的均衡、输出摆幅和增益。单电源3.3V供电，40引脚4×6mm TQFN封装，无铅/卤素/锑，符合RoHS标准。广泛应用于笔记本/一体机/扩展坞的Type-C信号调理及DP/USB信号中继优化。
项目预算
面议
发布时间
2026/7/25
FPGA高速GPIO项目
项目类型
数字
细分方向
FPGA
项目周期
6-12个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
本项目旨在开发一款支持高速数据传输的通用输入输出（GPIO）接口IP或芯片，满足FPGA与外部高速外设之间的低延迟、高带宽数据交互需求。核心指标包括：支持DDR（双倍数据速率）传输模式、单端和差分信号兼容、可编程驱动强度与端接阻抗、以及超低的信号抖动（Jitter）和偏斜（Skew）。项目需完成高速IO Buffer电路设计、ESD保护结构设计、信号完整性（SI）仿真验证、以及PVT（工艺/电压/温度）全Corner下的性能评估。适用于高端FPGA芯片的高速外设接口场景。
项目预算
面议
发布时间
2026/7/25
运放项目AMP03（ADI高精度差分放大器）
项目类型
模拟
细分方向
运放
项目周期
1-3个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
基于ADI AMP03高精度差分放大器的应用开发与验证项目。AMP03是一款高共模抑制比（CMRR）、低失调电压的单芯片差分放大器，适用于精密信号调理场景——如桥式传感器放大、电流检测、差分到单端转换等。本项目目标是完成基于AMP03的信号调理电路设计，包括输入滤波与保护电路、增益配置、输出抗混叠滤波等，并进行完整的性能测试验证（CMRR、带宽、噪声、温漂等关键指标）。需输出完整的硬件设计方案、PCB Layout、测试报告及应用笔记文档。
项目预算
10万-30万
发布时间
2026/7/25
数字芯片_WBTR1078R多通道波束控制电路
项目类型
数字
细分方向
数字芯片
项目周期
6-12个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
基于江苏万邦微电子WBTR1078R的多通道波束控制电路应用开发项目。该芯片集成串并转换（140位串行→4路并行差分输出）、多级数据寄存（28位移位寄存器×5通道、16组28位二级/三级数据寄存器）、收发电源调制（单路发射600mA/接收200mA驱动能力）及功放负栅压驱动等功能。适配相控阵类设备，参考GJB标准BD级质量等级，具备优异的抗ESD（≥2000V）、抗闩锁能力与宽温工作特性（-55℃~125℃）。信号响应延迟优异：LE脉冲/RM上升沿至差分输出有效延迟均＜50ns，电源输出上升沿20ns，控制信号到电源响应＜50ns。双电源供电VDD 3~5.5V/VEE -5.5~-4.5V，TTL电平兼容输入，集成DOUT串行输出（高阻/开漏/推挽可选）。裸片尺寸4800μm×4800μm×300μm，支持多芯片级联扩展，适用于军用/航天相控阵天线波束控制系统。
项目预算
面议
发布时间
2026/7/25
ADDA项目_AD9689/AD9694高速模数转换器
项目类型
模拟
细分方向
ADDA
项目周期
3-6个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
本项目基于Analog Devices AD9689（双通道14bit 2.6GSPS ADC）和AD9694（四通道14bit 500MSPS ADC）进行高速数据转换器应用开发。两款芯片均为业界领先的射频采样ADC，支持直接射频采样架构，可省去传统超外差接收机中的多级混频器，显著简化系统设计。AD9689适合雷达/电子战等极宽带应用，AD9694则面向通信基站/相控阵等多通道场景。项目涵盖高速ADC外围电路设计（时钟分配与抖动管理、模拟前端抗混叠滤波、JESD204B高速串行数据接口）、PCB高速信号完整性设计、FPGA数据采集逻辑开发及系统级性能验证。重点评估SNR/SFDR/ENOB等动态性能指标。
项目预算
200万
发布时间
2026/7/25
高精度运放OPA4140芯片设计
项目类型
模拟
细分方向
运放
项目周期
3-6个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
本项目基于TI OPA4140芯片进行高精度运算放大器设计，采用JFET（结型场效应管）工艺。JFET工艺的核心优势在于输入偏置电流极小（仅几十pA级别），噪声性能优异，非常适合高精度信号放大场景——如传感器信号调理、医疗仪器前端、精密数据采集系统等。相比BJT工艺（偏置电流几十nA、失调电压100μV以上），JFET在偏置电流和噪声之间取得了更好的平衡。相比MOSFET/BCD工艺的斩波放大器，JFET方案避免了斩波开关电荷注入带来的输入偏置电流尖峰和额外噪声分量，在高源阻抗应用中更具优势。项目涵盖电路设计、仿真验证、版图设计及流片测试全流程，需完成包括输入级保护、频率补偿、驱动能力优化等关键设计挑战。
项目预算
30万
发布时间
2026/7/25
FPGA升级项目
项目类型
数字
细分方向
FPGA
项目周期
6-12个月
结算方式
按里程碑阶段支付
付款方式
按里程碑阶段支付
面向现有FPGA产品的性能升级项目，目标是对标国际主流FPGA厂商的同级别产品进行功能与性能提升。主要升级方向包括：逻辑单元密度提升与布线资源优化、高速收发器（SerDes）接口速率升级、DSP计算单元增强、以及功耗优化（静态功耗与动态功耗的平衡）。项目需完成RTL代码移植与优化、IP核集成验证、时序收敛及板级测试。输出物包括升级后的FPGA bitstream配置、性能对比测试报告及用户迁移指南。具体技术指标与升级需求详见FPGA升级需求文档及外包Excel规格表。
项目预算
面议
发布时间
2026/7/25