ICERS 芯片工程师 综合社区

本项目旨在开发一款支持高速数据传输的通用输入输出（GPIO）接口IP或芯片，满足FPGA与外部高速外设之间的低延迟、高带宽数据交互需求。核心指标包括：支持DDR（双倍数据速率）传输模式、单端和差分信号兼容、可编程驱动强度与端接阻抗、以及超低的信号抖动（Jitter）和偏斜（Skew）。项目需完成高速IO Buffer电路设计、ESD保护结构设计、信号完整性（SI）仿真验证、以及PVT（工艺/电压/温度）全Corner下的性能评估。适用于高端FPGA芯片的高速外设接口场景。

面向现有FPGA产品的性能升级项目，目标是对标国际主流FPGA厂商的同级别产品进行功能与性能提升。主要升级方向包括：逻辑单元密度提升与布线资源优化、高速收发器（SerDes）接口速率升级、DSP计算单元增强、以及功耗优化（静态功耗与动态功耗的平衡）。项目需完成RTL代码移植与优化、IP核集成验证、时序收敛及板级测试。输出物包括升级后的FPGA bitstream配置、性能对比测试报告及用户迁移指南。具体技术指标与升级需求详见FPGA升级需求文档及外包Excel规格表。

面向企业级SSD的Gen5/Gen6高速IOB（IO Bridge/接口桥接芯片）设计项目。核心目标：支撑100TB+超大容量PCIe 5.0/6.0企业级SSD的带宽与容量需求，同时兼顾低功耗与小型化设计。主机接口支持PCIe 5.0协议x4通道，NAND接口原生支持ONFI/TOGGLE协议最高4800MT/s速率，16通道设计每通道支持4CE。性能指标：顺序读带宽14.8GB/s，顺序写带宽11GB/s。单颗IOB最大支持16die负载驱动，配合HDP/ODP合封技术（8Die高度≤1.35mm，16Die高度≤1.5mm）。Die尺寸≤2.2×2.2mm，采用12nm工艺功耗≤80mW。合封BGA-154封装，尺寸11.5×13.5mm，工作温度-25℃~85℃，结温最高125℃。核心价值在于通过高速接口、高密度die驱动、合封优化解决企业级SSD在带宽、容量、体积、功耗上的矛盾。