闫
闫工
模拟版图设计工程师
Cadence VirtuosoMentor CalibreDRC/LVS模拟版图匹配性设计噪声隔离闩锁防护寄生优化
个人简介
模拟版图设计工程师，4年以上经验。专注于模拟与混合信号集成电路版图设计，精通运算放大器、ADC/DAC、PLL锁相环、Bandgap基准源等基础模拟模块的版图实现。熟练使用Cadence Virtuoso进行全定制版图编辑，精通Mentor Calibre进行DRC/LVS/ANT寄生参数提取与物理验证。深入理解匹配性设计原则、噪声隔离策略、衬底噪声耦合效应及闩锁防护技术，能根据电路敏感度制定最优版图布局方案。
主要工作内容
负责模拟电路模块（运放、ADC、PLL等）的版图设计与物理验证；执行DRC/LVS/ANT signoff流程；优化版图布局以降低寄生效应与噪声耦合。
项目经历
完成高精度Sigma-Delta ADC的模拟版图设计，针对关键电容阵列进行了严格的匹配性设计；参与PLL芯片的版图实现，优化了电源与地的隔离布局。
核心能力与工艺
模拟版图布局
合作概览
所属领域
模拟版图
工作年限
在校学生
可兼职时间
5个小时以下
周末工作
接受
期望报酬方式
工资日结（根据商量薪资）
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