数字后端团队 团队

## 1. 布局规划 Floorplan 1. 定义芯片尺寸、IO Pad 环摆放，划分芯片区域 2. 摆放 Macro（SRAM、IP 核、硬宏），规划 Macro 位置、通道 3. 搭建电源地网格（Power Mesh），做电源规划，IR‑Drop 分析 4. 划分模块区域，预留布线通道，处理拥塞，确定 core 区域 ## 2. 单元摆放 Placement（布局） 1. 把成千上万标准单元（std cell）摆放到 core 区域 2. 做预优化：减少线长、降低拥塞，优化时序 3. 处理宏单元周围的单元摆放，避免拥塞 4. 做密度优化，防止局部单元堆积 ## 3. 时钟树综合 CTS（Clock Tree Synthesis） 数字后端核心难点 1. 构建时钟树，给所有寄存器时钟引脚插入时钟缓冲器 2. 控制**时钟偏斜 Clock Skew**、时钟延迟 Clock Latency 3. 做时钟树功耗优化，平衡不同路径的时钟到达时间 4. 处理多时钟、门控时钟，避免时钟冲突 ## 4. 布线 Routing 预布线：电源地网络布线 信号布线 1. 全局布线 Global Route：规划走线大致路径 2. 详细布线 Detail Route：完成金属层走线 3. 解决拥塞，遵守工艺 DRC 规则（最小线宽、间距、天线效应等） 4. 处理通孔、天线修复，修复短路、开路 5. 时序驱动布线，优化建立 / 保持时间 ## 5. 时序 & 物理优化（ECO） 1. 时序分析：建立时间 setup、保持时间 hold 违例修复 2. 插入缓冲器、重排单元、修改布线，修复时序违例 3. 功耗优化：降低动态功耗、漏电功耗 4. 物理 ECO：网表改动，同步更新版图 ## 6. 物理验证 Signoff 签核 1. **DRC（设计规则检查）**：检查是否违反工艺规则（线宽、间距、密度等） 2. **LVS（版图和原理图对比）**：GDS 版图与网表对比，保证电路逻辑一致 3. **IR‑Drop 分析**：电源压降检查，防止电压跌落导致芯片功能异常 4. **EM 电迁移检查**：电流过大金属线是否会熔断 5. **时序签核 STA**：做最终静态时序分析，全部时序收敛 6. 输出 GDSII，交付给晶圆厂流片。