ICERS 半导体研发协作

专家大厅

汇聚半导体各领域的专业团队与个人专家,为研发项目提供可靠支持。

芯片方向

已选方向

尚未选择

专家类型(可多选)

L

数字ASIC工程师(4年)

数字前端, 数字后端

工作年限
在校学生
可投入时间
5个小时以下
现场办公
暂不接受
期望日薪
¥200/天

个人简介

数字ASIC设计工程师,3-4年经验。擅长MCU微控制器架构设计与BMS(电池管理系统)芯片开发。精通Verilog/SystemVerilog数字前端设计全流程,包括RTL编码、逻辑综合、静态时序分析(STA)与时序收敛。熟悉AMBA总线协议(AHB/APB/AXI),具备数模混合芯片顶层集成与验证经验。参与过多款基于ARM Cortex-M内核的MCU芯片设计和低功耗BMS AFE芯片开发。

主要工作

MCU芯片数字前端设计,包括外设IP集成、总线互联设计;BMS AFE数字控制逻辑开发;RTL编码与UVM验证环境搭建;功耗分析与优化。

项目经验

参与32位MCU芯片的SPI/I2C/UART外设模块开发;负责BMS电池管理芯片的充放电控制逻辑与通信协议模块实现。

VerilogSystemVerilogMCU架构BMSAMBA总线逻辑综合
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W

IC设计工程师

数字前端, 数字后端

工作年限
在校学生
可投入时间
5个小时以下
现场办公
暂不接受
期望日薪
¥1000/天

个人简介

IC设计工程师,5年以上经验。具备数字IC设计与物理实现能力,熟悉RTL编码、逻辑综合及静态时序分析流程。掌握Verilog/SystemVerilog硬件描述语言,了解UVM验证方法学。参与过多款数字SoC芯片的模块开发与FPGA原型验证。

主要工作

数字模块的RTL设计与功能仿真;参与逻辑综合与时序收敛优化;FPGA原型验证平台的搭建与调试。

项目经验

参与数字SoC芯片的接口模块开发与验证;完成FPGA原型系统的搭建与功能测试。

VerilogSystemVerilogRTL设计逻辑综合STAFPGA
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